차세대 전자소재로 꼽히는 2차원 반도체를 원자층 수준에서 선택적으로 변환해 하나의 박막 안에 반도체와 절연체, 준금속을 동시에 구현하는 기술이 국내 연구진에 의해 개발됐다. 서로 다른 소재를 차례로 쌓아 올리던 기존 방식의 복잡성을 줄이고, 초미세·저전력 반도체 제작에 새로운 방향을 제시할 것으로 기대된다.
과학기술정보통신부는 기초과학연구원(IBS) 반데르발스 양자 물질 연구단 조문호 단장 연구팀이 2차원 반도체를 구성하는 원자를 원하는 종류로 치환해 소자 구성 요소를 한 박막에 형성하는 ‘모듈형 트랜지스터 제작 기술’을 개발했다고 밝혔다. 해당 연구는 과기정통부 IBS 기초과학연구단 지원으로 진행됐으며, 국제 학술지 사이언스에 10월 16일 오전 3시(한국시간) 실렸다.
인공지능 기술이 빠르게 확산하면서 반도체의 집적도와 전력 효율을 높이기 위한 연구도 활발해지고 있다. 특히 원자 한 층 정도의 두께에서도 전류를 조절할 수 있는 2차원 반도체는 기존 실리콘 기반 소자의 미세화 한계를 넘어설 후보 물질로 관심을 받고 있다. 다만 실제 트랜지스터로 만들기 위해서는 서로 다른 물질을 정밀하게 결합해야 한다는 과제가 있었다.
트랜지스터는 전류를 흐르게 하거나 차단하는 스위치 역할을 하며, 전류가 이동하는 반도체와 흐름을 제어하는 절연막, 전류를 전달하는 금속 전극으로 구성된다. 그러나 2차원 반도체는 표면에서 다른 물질과 화학적으로 결합하는 성질이 약해 절연막을 고르게 형성하기 어렵다. 금속을 바로 접합할 경우에는 접촉면이 손상되거나 저항이 증가해 소자 성능이 저하될 가능성도 있다.
여러 종류의 얇은 소재를 한 장씩 옮겨 적층하는 방법이 활용되기도 하지만, 공정 단계가 많고 넓은 면적에서 균일하게 구현하기 어렵다는 한계가 있었다. 연구팀은 소재를 별도로 쌓는 대신 기존 2차원 반도체 내부의 원자를 선택적으로 교체해 필요한 물질을 특정 위치에 직접 만들어내는 접근법을 제시했다.
연구에 활용된 p형 반도체 이셀레늄화텅스텐(WSe₂)은 텅스텐(W) 원자층을 셀레늄(Se) 원자층이 위아래에서 감싼 구조다. 연구진은 가운데 텅스텐 원자는 유지하면서 주변 셀레늄 원자만 다른 원소로 바꾸면 전기적 특성을 변화시킬 수 있다는 점에 주목했다. p형과 n형 반도체는 전류를 운반하는 입자의 종류에 따라 구분되며, p형은 양전하를 띤 정공이, n형은 음전하를 띤 전자가 주요 운반자다.
연구팀은 여러 층으로 이뤄진 이셀레늄화텅스텐 박막에서 원하는 층과 영역의 셀레늄 원자를 산소(O), 황(S), 텔루륨(Te)으로 바꿨다. 그 결과 각각 절연체인 산화텅스텐(WOₓ), n형 반도체인 이황화텅스텐(WS₂), 전기가 잘 통하는 준금속 이텔루륨화텅스텐(WTe₂)을 선택적으로 형성할 수 있었다.
이 과정에서는 박막 층 사이의 미세한 공간이 반응 물질의 이동을 막는 장벽으로 작용한다는 특성이 활용됐다. 반응 온도와 기체 압력을 조절해 치환 반응이 다음 층으로 확산되는 정도를 통제했고, 약 0.7나노미터 두께의 원자층 단위로 물질을 변환했다. 반도체 공정용 마스크를 사용하면 평면상에서도 지정한 부분만 골라 바꾸는 것이 가능했다.
이 기술을 바탕으로 연구진은 하나의 박막 안에 이셀레늄화텅스텐 반도체, 산화텅스텐 절연막, 이텔루륨화텅스텐 준금속 접합층을 갖춘 모듈형 트랜지스터를 제작했다. 준금속 접합층을 넣자 금속 전극에서 반도체로 전하가 이동할 때 필요한 에너지 장벽이 35.5밀리전자볼트(meV)까지 낮아졌다. 이는 금속을 반도체에 직접 연결했을 때의 약 3분의 1 수준으로, 전하 주입이 한층 수월해졌다는 의미다.
트랜지스터의 스위칭 특성도 이론적 한계에 가까운 수준으로 확인됐다. 전류를 10배 변화시키는 데 필요한 게이트 전압 변화량은 61.3밀리볼트로 측정돼, 상온에서 기존 트랜지스터가 도달할 수 있는 이론적 최저치인 약 60밀리볼트에 근접했다. 켜진 상태와 꺼진 상태의 전류 비율은 1,000만 배를 넘어서 작은 전압 변화만으로도 전류를 안정적으로 조절할 수 있음을 보여줬다.
산화텅스텐 절연막의 등가산화막두께(EOT)도 1나노미터보다 작았다. 이는 국제 반도체 로드맵이 초미세 소자에 요구하는 주요 성능 목표에 해당하는 수준이다. 국제 반도체 로드맵은 반도체 산업의 기술 발전 방향과 향후 소자에 필요한 성능 및 기술 기준을 제시하는 자료다.
연구진은 p형과 n형 트랜지스터를 수직으로 결합해 디지털 회로의 기본 요소인 상보형 인버터도 구현했다. 이 인버터는 1볼트의 낮은 전압에서 입력 신호를 반대 신호로 바꾸는 동작을 수행했다. 단일 트랜지스터 제작을 넘어 수직 적층형 집적회로로 확장할 가능성을 확인한 결과다.
이번 성과는 개별 소재나 접합부의 성능을 개선하는 데 그치지 않고, 트랜지스터를 구성하는 핵심 요소를 하나의 박막 안에 함께 구현했다는 점에서 의미가 있다. 연구진은 앞으로 다양한 2차원 반도체에 해당 공정을 적용하고, 웨이퍼 규모의 대면적 공정으로 확대하는 연구를 이어갈 예정이다. 또한 3차원 적층 집적회로를 비롯한 차세대 초미세·저전력 반도체로의 활용 가능성도 검토할 계획이다.
조문호 단장은 원자 수준의 물질 조작 기술을 현대 반도체 공정에 결합해 차세대 소자 기술의 새로운 돌파구를 마련했다며, 초저전력·초미세 소자뿐 아니라 적층형 반도체 기술에도 적용될 수 있을 것으로 전망했다. 과기정통부 관계자도 이번 연구가 기초과학을 통해 반도체 분야의 난제를 해결하고 새로운 공정 방향을 제시한 사례라며, 원천기술이 산업 경쟁력으로 이어지도록 관련 연구 지원을 지속하겠다고 밝혔다.
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